過去在AI訓練階段，伺服器架構是1:8(一顆CPU配八顆GPU)。CPU只是配角，全球資料中心買了一堆GPU，但CPU買得相對少。如今進入推論階段，架構轉向1:4甚至1:2(如一顆CPU配四顆或二顆GPU)。
AI野球第三局 誰真正賺錢？
這意味著，同樣建置一個擁有1,000顆GPU的AI算力中心，過去只需要買250顆CPU，現在需要買500顆CPU。CPU採購數量翻倍，單顆CPU需要的記憶體通道增加50%，整個AI算力中心對DDR5的總需求量，是舊架構的三倍起跳。
AMD執行長蘇姿丰在5月22日最新演講與公開宣示中，拋出了一個重整AI供應鏈估值的重要風向球：「以棒球賽為例，AI競賽僅來到第三局，但推論與代理式AI才是真正賺得到錢的戰場。」
為了迎戰這波由推論引爆的算力質變，AMD宣布在台灣產業體系砸下超過100億美元，並且蘇姿丰親自揭曉技術藍圖，代號「Venice」的第六代EPYC處理器正式在台積電二奈米展開量產，這筆百億美元的重點落在2.5D高架扇出橋接技術(EFB)與面板級創新。
AMD聯手力成 驗證EFB互連
AMD聯手力成成功驗證了業界首款2.5D面板級EFB互連技術，力成利用面板級封裝的優勢，直接切入大規模高效能AI系統，股價進行一波重估的上漲。
Venice CPU因為採取多晶片模組(MCM)架構，使基板層數與熱變形壓力大增，高階HPC載板的產能原先已經被輝達的長約造成供給上的瓶頸，如今AMD這筆百億美元的採購清單勢必進一步導致載板的產出速度依舊無法跟上訂單累積的速度，據傳PCB背鑽機的部分機型訂單已經下到2028年。
欣興朝EPS倍增之路邁進
大摩報告指出，欣興在高階ABF、伺服器主板以及AI GPU載板的整合能力最完整，大摩預估2026年至2028年EPS分別為11.6元、24元、49元。高盛指出景碩在美系CPU載板的全球市占率高達五成，在Vera CPU需求倍增下，客戶自五月起強行重複下單並接受20%的漲價。
為了支撐高達256核心的龐大算力以及代理式AI的資料吞吐量，Venice預計將支援高達16通道DDR5記憶體配置。16通道的出現，意味著單顆CPU旁邊需要插滿16條DDR5(雙插槽伺服器高達32條)，這讓記憶體的絕對消耗數量比12通道時代再增加33%，對標準型DDR5的需求推升力道更為猛烈。
茂達與譜瑞-KY各據技術優勢
為了維持高速傳輸的穩定，DDR5模組上必須額外搭載PMIC、RCD(暫存時脈驅動器)，以及溫度感測器，茂達高階DDR5專用PMIC已通過美系記憶體大廠認證並進入實質放量。
16通道意味著訊號干擾與反射極其嚴重，沒有高階控制晶片，訊號根本傳不動，所以每條DDR5必須剛性標配一顆RCD，瀾起科技是全球RCD的絕對巨頭，譜瑞-KY則在高階CXL控制晶片與高速傳輸訊號重整晶片(Retimer)與美系大廠深度綁定。
欣銓、矽格與廣積 可望受惠
32條記憶體插槽同時全速運轉，任何一條出現細微的訊號延遲會導致整台伺服器當機，AMD同步預告將二奈米製程延伸至下世代「Verano」處理器將採用LPDDR，加上CXL技術的成熟，未來的AI基礎設施將會是DDR5(衝容量)+LPDDR(衝能效)+CXL(跨節點擴充)的複合型態，測試流程不僅要測DDR5的容量，還要測試LPDDR的能效與CXL的協議相容性。這讓記憶體控制晶片與模組的測試時間暴增45%，欣銓與矽格因卡位高階車用與記憶體測試，成為產能瓶頸受惠股。
AMD整合了二奈米Venice CPU與次世代MI450X GPU的旗艦級機櫃平台AMD Helios，預計2026年下半年展開部署，廣積負責Helios平台複雜的機構設計與散熱模組外殼加工，屬於中低位階的轉機黑馬。
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